С момента появления DRAM разработчики всегда искали способ увеличения пропускной способности оперативной памяти. Вспомним недалекое прошлое. С 1980 года до настоящего момента тактовая частота процессоров возросла более чем в сто раз (с 4,77 до 600 МГц). Однако за то же время частота, на которой работает системная память с EDO RAM и SDRAM, увеличилась всего в десять раз. Можно смело утверждать, что между производительностью системы памяти и производительностью процессора существует разрыв. Процессоры непрерывно совершенствовались в архитектуре, улучшали системы команд, поддерживали новые шины, а в производстве памяти происходили лишь небольшие технологические изменения. По-прежнему основой оперативной памяти является динамическая память, запоминающие ячейки которой выполнены в виде конденсаторов, образованных элементами полупроводниковых микросхем. Технологические изменения приводили к тому, что на одном кристалле удавалось размещать все больше и больше ячеек, при этом стоимость хранения одного бита данных все время уменьшалось. Расплатой за низкую стоимость стал более сложный механизм управления динамической памятью.

Первоначально все модули памяти были асинхронными, так как от них не требовали высокой производительности. При асинхронной передаче гарантируется, что определенная операция будет закончена за фиксированный промежуток времени, например 60 нс. Работа асинхронной памяти не привязана к тактовой частоте системной шины, и данные появляются на этой шине в произвольные моменты времени. С системной шины данные считываются контролером, который синхронизирован тактовой частотой, и если данные появляются в ближайший момент за фронтом тактового импульса, то они будут считаны только с началом следующего тактового импульса, т.е. возникает задержка с обработкой данных. Осуществляя специальные режимы доступа, проектировщики памяти смогли улучшить работу обычной Conventional памяти с рабочей частотой 4,77 МГц. В новом виде памяти FPM применялся режим постраничной адресации (fast page mode), и при этом удалось увеличить тактовую частоту до 40 МГц.

Следующим шагом на пути улучшения памяти был переход к стандарту EDO (Extended data output), который характеризовался увеличенным по сравнению с FPM временем хранения данных на выходе микросхемы памяти. В сочетании с пакетным режимом передачи данных (Burst Mode) эта память обеспечила хорошую производительность и с успехом применяется и сейчас в системах, не требующих более 66 МГц системной шины.

Как только стало очевидным, что потребуются шины, работающие быстрее, чем 66 МГц, разработчикам DRAM потребовалось найти способ преодоления существенных проблем задержек, которые все еще существовали. Напомним, что быстродействие асинхронных типов DRAM характеризуется временем цикла обращения, т.е. минимальным периодом, с которым можно выполнить циклическое обращение по произвольным адресам. Когда говорят, что модуль 60 нс, именно это время и имеется в виду. Процессор, работающий с асинхронной памятью, вынужден праздно ждать DRAM, чтобы завершить внутренние действия, для чего обычно требуется 60 нс.

При синхронной работе с памятью DRAM выдает информацию на системную шину под контролем (с тактами) системного генератора. При этом управление памятью усложняется, так как приходится вводить дополнительные «защелки», которые хранят адреса, данные и управляющие сигналы, в то время как процессор, передав их в память, продолжает работать с другими устройствами. После определенного числа тактовых циклов, количество которых считает специальный счетчик, данные становятся доступными и процессор может получить их с системной шины. При этом для описания быстродействия памяти вместо продолжительности цикла доступа стали применять минимально допустимый период тактовой частоты. Так, если говорят, что модуль 10 нс, это означает, что он тактируется 100 МГц.

Еще одним преимуществом синхронных модулей памяти является то, что именно частота системного генератора является характеристикой любого применяемого в системе модуля. При этом не нужны делители или умножители частоты (как в процессорах), нет необходимости в расчете времени подачи «стробов». Запись информации в модуль также упрощается, так как адреса, данные и управляющие сигналы «защелкиваются» тактовым генератором без вмешательства процессора, который ранее был вынужден контролировать синхронизацию хранения данных в памяти и запись в память. То же самое относится и к процессу считывания данных.

На частотах до 83 МГц не было никакой реальной причины переходить с EDO на SDRAM. Цена SDRAM была значительно выше, а производительность возрастала незначительно. С появлением системной шины 100 МГц все изменилось. EDO DRAM уже не могла устойчиво работать на данной частоте, а производительность SDRAM на частоте 100 МГц уже была значительно выше.

SDRAM разрабатывался, когда считалось, что этот стандарт памяти разрешит многие проблемы производительности, однако быстро стало очевидно, что практическая выгода небольшая, вместе с тем появилось множество дополнительных проблем с совместимостью. Первые SDRAM модули содержали только два входа синхронизирующих импульсов, но вскоре стало понятно, что этого недостаточно. Пришлось создавать две различные модульные конструкции с двумя и четырьмя тактовыми входами. В каждом случае их применения необходимо было знать, какая же из них требуется для вашей материнской платы. Были и аппаратные неполадки с парами SDRAM от разных производителей у чипсетов I430TX и SIS5571. Появившийся чипсет I430TX был улучшен, а на модули памяти стали устанавливать SРD-чип, который позволял считывать всю необходимую информацию с модуля SDRAM при автоконфигурации системы.

Когда компания Intel готовилась к переходу на системную шину 100 МГц и вела разработки революционного чипсета I440BX, стало ясно, что большинство SDRAM-модулей, производившихся в то время, не будут должным образом функционировать на частотах системной шины более чем 83 МГц. Чтобы каким-то образом упорядочить рынок памяти, компанией Intel была введена спецификация PC100 как техническое руководство производителям модулей памяти, которые должны правильно функционировать с чипсетом I440BX. После выхода спецификации достаточно долго оставалось непонимание того, из чего же фактически состоит «настоящий» модуль PC100. Было достаточно много случаев, когда модули, предлагаемые как PC100, работали неустойчиво на системной шине 100 МГц. Для оценки скоростных характеристик модулей SDRAM мало скоростных характеристик чипов, из которых они изготовлены, так как большое значение имеют и другие параметры.

Чипы SDRAM официально оцениваются в мегагерцах (МГц), а не в наносекундах (нс), так что имеется общий знаменатель между скоростью шины и скоростью чипа. Эту скорость определяют путем деления 1 секунды (1 млрд. нс) на выходную скорость чипа. Например, 100 МГц SDRAM-чип оценивается как 10 нс. Это оценка в наносекундах не является мерой той же самой синхронизации, как асинхронного чипа DRAM. Хотя SDRAM внутри содержит DRAM, работающую таким же образом, как в EDO, принцип управления модулем SDRAM совершенно другой и улучшение производительности модуля достигнуто путем «скрытия» внутренней работы DRAM специальными методами.

1. Все операции синхронизированы с тактовой частотой системной шины и процессора.
2. SDRAM-модуль разделен на два или более банков. Такое решение позволяет иметь одновременно две открытые страницы. Доступ к этим страницам чередуется (bank interleaving), что позволяет исключить задержки, связанные с регенерацией и устранением фазы восстановления памяти. Этим обеспечивается создание непрерывного потока данных.
3. Конвейерная обработка данных позволяет производить обращение по новому адресу столбца ячейки памяти на каждом тактовом цикле. Микросхема SDRAM имеет счетчик потока, который используется для наращивания адресов столбцов ячеек памяти с целью обеспечения очень быстрого доступа к ним.
4. На чипе памяти размещен регистр режимов, который применяется для настройки основных параметров микросхемы, в том числе длины и типа потока (с последовательной выборкой или чередованием).
5. SDRAM позволяет устанавливать задержку вывода данных, которые определяется числом тактовых импульсов между моментом получения адреса столбца и выводом данных. Значение этого параметра может быть 2 или 3 (латентность).

Одним из ограничений SDRAM, как определила международная организация JEDEC, является то, что теоретической границей, при которой устойчиво функционирует модуль SDRAM, является частота 125 МГц, хотя технологический запас может позволить работу и на частоте 133 МГц.

Время доступа (T_RAS) – время, проходящее с момента обращения к памяти до момента появления данных на системной шине. Это время практически для всех устройств памяти на основе запоминающих ячеек DRAM одинаково и лежит в пределах ~50 нс, так как их внутренняя архитектура в основном одинакова.

Время цикла (t_RC).
Более показательным параметром является время цикла, который показывает, насколько быстро могут быть осуществлены два последовательных доступа в чипе. Первый цикл считывания приблизительно одинаков у всех современных типов памяти на основе DRAM и ~50 нс. Но реальные различия появляются только тогда, когда происходит второй, третий, четвертый и т.д. циклы считывания. Так, для EDO при обращении к одной и той же строке это время будет ~20 нс, а для SDRAM ~10 нс, что в 2 раза быстрее (циклы 5-2-2-2 и 5-1-1-1 соответственно).

Рис. 1. Основные временные характеристики DRAM

В основе работы SDRAM, как и других типов памяти, лежит работа внутреннего ядра – запоминающего устройства динамической оперативной памяти (DRAM). Матрицу DRAM можно представить как таблицу запоминающих ячеек. Эти ячейки составлены из конденсаторов. Ячейки могут содержать один или более «бит» данных, в зависимости от конфигурации чипа. Таблица адресуется через декодеры строк и декодеры столбцов, которые в свою очередь управляются сигналами RAS и CAS. Чтобы минимизировать количество разрядов адресной шины при обращении к запоминающей ячейке, используется ее мультиплексирование. Например, если шина адреса содержит 11 разрядов, будут иметься 11 рядов (строк) и 11 адресов (столбцов). Специальные ключи доступа соединены с каждым столбцом, и через них обеспечивается чтение ячейки информации. Так как ячейками хранения информации являются конденсаторы, которые разряжаются при каждой операции чтения, то ключи доступа должны восстановить потерянный заряд ячейки перед концом цикла доступа. Конденсаторы ячеек хранения даже без обращения к ним теряют в течении определенного периода заряд, поэтому они требуют периодического цикла регенерации, иначе данные будут потеряны. Специальное устройство регенерации определяет время между циклами регенерации, а счетчик регенерации гарантирует, что полная матрица (все строки) будет обновлена. Это означает, что некоторые циклы обращения к памяти прерываются для циклов регенерации и имеет место некоторое торможение работы памяти.

Типичный доступ к памяти, например при чтении или записи, происходит следующим образом.

Микросхемы SDRAM являются устройствами с программируемыми параметрами, со своим набором команд и внутренней организацией чередования банков, поэтому активизация памяти производится путем программирования регистра режимов работы DIMM.

Структура регистра управления содержит 4 поля и представлена на рис. 2.

Рис. 2. Структура регистра управления

Первое поле (BL) устанавливает длину пакетного цикла, в соответствии с величиной которого работает внутренний счетчик адреса.

Длина пакетного цикла чтения или записи (burst length) может программироваться на передачу 1, 2, 4, 8 элементов данных или «полной страницы» (full page). В свою очередь, полная страница определяется внутренней организацией DIMM (видом матрицы запоминающих ячеек) и обычно равна 256. При этом цикл передачи полной страницы может быть прерван специальной командой без потери данных.

Второе поле – поле пакетного режима (BT) устанавливает порядок счета адресов внутри пакетного цикла – последовательный или перемежающийся (interleave). Им определяется специфический порядок считывания адресов, используемый для некоторых режимов работы процессора. Например, при длине пакетного цикла, равной 8, в указанном режиме порядок чтения слов будет следующим: 2, 3, 0, 1, 6, 7, 4, 5.

Третье поле (CAS latency) определяет задержку данных в тактах частоты относительно момента подачи команды чтения или записи. CAS-латентность может быть запрограммирована равной 2 или 3 в зависимости от характеристик SDRAM и соответствует минимальному времени в тактах, которое требуется внутренней структуре SDRAM для выдачи устойчивого первого слова данных на шину. Последующие слова, количество которых соответствует длине пакета, появляются в каждом последующем такте.

Четвертое поле (Operation Mode) определяет вид операции с памятью: 1) нормальную (пакетное чтение/пакетная запись); 2) специальную (пакетное чтение/одиночная (single) запись).

Регистр режимов программируется в начале работы, перед первым обращением (подачей любой активной команды) к SDRAM, и затем перепрограммируется по мере необходимости, для изменения соответствующих полей. Запись в регистр осуществляется при подаче низких уровней RAS, CAS и WE по положительному фронту тактового сигнала. Данные, записываемые в регистр, определяются в этот момент состоянием шины адреса (см. рис. 2). После такта записи в регистр режимов обязательно должен следовать пустой такт (NOP) (см. рис. 4).

Рис. 3. Временные диаграммы цикла чтения SDRAM (2-2-2)

После указанных 2-х тактов инициализации регистра управления начинается, собственно, цикл обращения к памяти. Активизация соответствующего банка SDRAM происходит во время подачи команды ACT (Bank activate/row address entry) (см. рис. 3), т.е. ввода адреса строки. Для этого сигнал RAS переводится в низкий активный уровень и происходит подача положительного фронта тактового сигнала (к этому времени на шине адреса уже установлен адрес строки). Ключ доступа строки открывается, при этом происходит обращение к определенной строке матрицы, а адрес строки фиксируется в специальном адресном буфере строки.

Рис. 4. Сравнительные характеристики SDRAM в цикле чтения при CL=2 и CL=3

Через промежуток времени t_RCD (RAS-CAS delay) подается непосредственно команда (например, чтения) активизацией сигнала CAS. При установке CAS в низкий уровень и подаче положительный фронта CLK происходит фиксация адреса столбца матрицы запоминающих ячеек, который присутствует в данный момент на шине адреса. Одновременно открывается ключ доступа к столбцу матрицы и через время t_CAC на шине данных появляется первое слово, которое может быть считано процессором через время t_CL, называемое CAS latency. Каждое последующее слово (их количество определяется длиной пакетного цикла) появляется на шине данных в очередном такте. Команда деактивации банка, предзаряд (precharge) RAS подается за один такт перед выдачей последнего слова данных при CAS latency = 2 или за два такта перед выдачей последнего слова данных при CAS latency = 3. Время предзаряда определяется параметром t_RP и измеряется количеством тактов (2 или 3) (см. рис. 3).

Описанная последовательность циклов обращения к памяти минимальна и осуществляется при наличии высокого уровня сигнала CKE, с помощью которого могут быть введены соответствующие такты задержки.

Кроме того, обращение к памяти может быть в любом такте прекращено введением сигнала прерывания и подачей новой команды. Текущая команда определяется комбинацией сигнала на управляющих входах RAS, CAS, WE, A11 и A10 при низком уровне сигнала CS.

Все вышеописанные действия определяют так называемый тайминг памяти, который записывается цепочкой t_CL - t_RCD - t_RP и дает полную характеристику чипа SDRAM для данной тактовой частоты.

Первые два значения являются самыми важными и определяют латентность (задержку), которая характеризует быстродействие модуля памяти.

Принятое определение латентности (задержки) – время от момента подачи сигнала RAS до момента, когда становится доступным первое слово на шине данных. На рис. 3 приведена диаграмма работы чипа SDRAM при выполнении операции пакетного чтения, откуда видно, что латентность можно определить как сумму t_RCD + t_CL.

Составляющая латентности t_CL называется CAS-латентностью. t_CL – это минимальное время, измеряемое в тактах частоты синхронизации, которое требуется данным для их устойчивого появления на выходной шине после подачи сигнала CAS. Как это было отмечено, эта величина программируется для оптимального согласования быстродействия памяти с частотой системной шины. Увеличение быстродействия чипов SDRAM возможно за счет сокращения этого параметра, чем и вызывает большой интерес разработчиков чипов. На рис. 4 показано, как изменяется быстродействие чипа при CAS-латентности = 2 и при CAS-латентности = 3.

Параметр t_RCD определяется внутренней структурой запоминающей матрицы и технологией изготовления чипа. При существовавшей до настоящего момента технологии это время не могло быть меньше 20 нс, т.е. 2 периода тактовой частоты 100 МГц. При переходе к изготовлению чипов SDRAM по технологии 0,2 мкм или 0,18 мкм это время может быть сокращено до 15 нс, что позволит работать на тактовой частоте 133 МГц с t_RCD = 2.

Еще один важнейший параметр, который определяет быстродействие чипа – это время t_AC. Этот параметр определяет способность модуля SDRAM работать на той или иной тактовой частоте. t_AC – это время от положительного перепада сигнала CLK второго (CL = 2) или третьего (CL = 3) такта задержки до момента появления устойчивых данных. В отличие от предыдущих параметров, он измеряется не в тактах, а в наносекундах. На рис. 5 приведена временная диаграмма, дающая описание параметра t_AC.

Рис. 5. Взаимосвязь параметров t_CLC, t_AC и t_CAC

Для модулей DIMM с СAS – латентностью CL = 2

t_CAC = t_CLC + t_AC2.

а для модулей с CAS-латентностью CL = 3

t_CAC = 2t_CLC + t_AC3.

где t_AC2, t_AC3 – время от переднего фронта (положительного перепада) последнего такта задержки для каждого из указанных случаев до момента появления устойчивых данных (см. рис. 5). По паспортным данным для PC100 оно не должно превышать 6 нс.

Важен также параметр t_OH, который иногда называют временем поддержки вывода; по техническим условиям для SDRAM t_OHmin = 3_НС. На рис. 5 приведено время t_HZ, которое характеризует окончание пакетного цикла. Это время перехода шины данных в высокоимпедансное состояние после поступления последнего положительного перепада тактовой частоты пакета. Для PC100 оно определяется соотношением:

3_HC < t_HZ < 8_HC

Очень важным динамическим параметром является «окно допустимых данных» – время, в течение которого считываемое слово является действительным на шине данных. Используя вышеперечисленные параметры, можно рассчитать tDV как